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发布时间: 2019 - 09 - 04
【干货】沧海桑田话抖动(下)原创: 是德科技KEYSIGHT 是德科技KEYSIGHT 今天 上期内容回顾: 01. 抖动研究的源起02. 抖动测试和分析的基本方法和经典理论03. 抖动测试的演进和新挑战(上)▲  点击回顾上期精彩内容上期关于抖动测试的专题介绍,得到了不少测试行业从业者的喜爱。本期继续推出抖动测试的下篇,主要包括如下主题:03. 抖动测试的演进和新挑战(下)04. 影响抖动测试结果和精度的因素05. 从抖动测试到相噪测试——实时示波器的新战场抖动测试的演进和新挑战(下)上期提到,数据中存在XTALK引起ABUJ抖动时频谱法分析RJ产生误差。那么Keysight EZJIT Plus如何解决这一新的问题和挑战呢?在EZJIT Plus软件里增加了Tail Fit方法进行RJ提取,如下图所示:图17  EZJIT PLUS软件里增加Tail Fit法提取RJ这一方法指的就是在实时示波器的抖动分析软件里采用双狄拉克模型法进行RJ提取:图18 Tail Fit法RJ拟合示意图在以往未使用高斯拟合的原因是由于总直方图中的点稀缺,曲线拟合的点数仍然很少,它会给你带来不稳定的结果。下图显示了针对一个数据信号存在和不存在串扰情况下分别采用频谱法和高斯尾部拟合法对比的结果。左边显示的是无串扰情况下分别采用频谱法和高斯法结果相近,右边显示在有串扰情况下,频谱方法得到的RJ明显偏大,采用高斯法后得到的RJ结果就显然回归正常。图19  高斯法和Tail Fit两种方法分别对存在和不存在串扰引起的ABUJ分离差异对比除了采用高斯尾部拟合法外,为了获得更高精度的测量,还可以先关闭相邻通道的串扰源,进行一次抖动测量并记录RJrms结果,打...
发布时间: 2019 - 08 - 28
【干货】沧海桑田话抖动(上)如果要评选电子工程师近20年来的最耳熟能详的专业词汇,眼图和抖动作为孪生姊妹一定在前10之列。所以业界关于抖动的论述和文章也是时常见诸各种媒体和平台。本期微信头条,小K也将就抖动测试做一个专题介绍,本期主要包括如下主题:01. 抖动研究的源起02. 抖动测试和分析的基本方法和经典理论03. 抖动测试的演进和新挑战(上)(本篇共 6000 字左右,预计需要 20 分钟,分时阅读建议浮窗观看。)抖动研究的源起抖动测试最早在上个世纪80年代开始萌芽,HP公司电信网络测试部门-苏格兰科技公司1982年在苏格兰推出了针对PDH(Plesiochronous Digital Hierarchy,准同步数字体系)的第一个抖动测量仪器,速率高达E3和DS3,之后在1984年推出首批140 Mb / s抖动测试仪之一。在90年代推出针对SONET / SDH抖动测试产品和方案。事实上在同步数字传输体系(SONET/SDH)和通讯系统中引入抖动的概念主要用于评估数据包级的传输延时偏差。因此大家也可以看到经典抖动定义也来自于当年的业界巨擘贝尔实验室。进入90年代以后,随着数字电路系统中的源同步时钟总线的发展,由于外部同步时钟频率渐渐成为瓶颈开始转向嵌入式时钟的串行差分总线,非常典型的就是PCI总线同步时钟频率最高到133MHz就开始转向PCIE1.0 2.5Gbps发展。由此对数字电路系统中的水平时间参数的测量也从传统的Setup/Hold或Skew测量转为水平方向Jitter的测量。在今天,抖动测试除了是很多高速串行总线和标准的一致性测试众多项目中的重要组成部分和内容,同时还是针对系统级传输性能评估的重要方法,以及探究系统问题根源的重要手段。因此对抖动进行深入的探索和研究无论何时都具有深刻的意义和价值。抖动测试和分析的基本方法和经典理论...
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发布时间: 2019 - 08 - 21
如果您需要捕获的信号是低占空比脉冲或猝发信号,并且信号之间有较长的空闲时间(例如封包串行数据),那么配有分段存储器的示波器可以有效地延长时间并提高以较高采样率捕获的串行数据包数量。所有示波器都具有数量有限的采集存储器。您应当知道,示波器的存储器深度决定波形时间和以特定采样率捕获到的串行数据包数量。您可以将示波器的时基设为很慢的时间 / 格设置,以便延长捕获时间间隔并增加串行数据包数量;但是当时基设置超出基于最高采样率下的最大时间间隔时,示波器便会自动降低采样率。在这种情况下,示波器无法提供精确的水平和垂直波形细节(基于示波器的指定带宽和最大采样率)。为什么需要分段存储?如果需要捕获较长时间和更多的串行数据包,同时仍在高采样率下进行数字化处理,只需购买配备更深存储的示波器即可。然而,配有千兆级采集存储器的示波器非常昂贵。如果需要采集的信号在重要波形分段(例如低占空比脉冲或串行数据包猝发)之间具有较长的信号空闲时间,那么具有分段存储器采集功能的示波器是更为经济的解决方案。【捕获时间 = 存储深度 / 采样率】通过将示波器的可用采集存储器划分为较小的存储器分段,分段存储采集模式可以有效地延长示波器的总采集时间。示波器可以在高采样率下,有选择性地针对被测波形的重要部分进行数字化处理。由此,示波器能够以极快的重新准备时间捕获很多的连续单次波形,同时不会错过重要的信号信息。
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秘笈:让您的示波器测量质量提升 1000 倍的绝招!

日期: 2016-03-09
浏览次数: 980

 

您是否希望示波器测量尽可能最好?不要满足于普通的测量;只需正确选择信号的显示刻度,即可显著提升测量质量。为什么? 因为示波器的采样率和分辨率在测量中同样重要。


采样率受示波器水平刻度的影响。其公式为:

采样率 = 存储深度/采集时间长度


存储深度是一个恒定值,采集时间长度(或迹线长度)是一个变量,取决于您的每格时间设置。随着时间/格设定值增加,采集时间长度增加。由于这一切都必须适应示波器的存储深度,在某一点上,示波器的 ADC 将不得不降低采样率。这实际上意味着什么?我们以 100 kHz 方波的频率测量为例。我们知道频率为 100 kHz 且非常稳定,因此我们可以利用测量结果的标准方差来判断测量的质量。图 1 将 100 kHz 方波的水平显示刻度设置为满刻度 20 毫秒。并且,示波器的采样率已自动从 5 GSa/秒下降到 100 MSa/秒,以使整个迹线能够保存到示波器的存储器中。在大约 1500 次测量后,测量的标准方差为 1.49 kHz(约 1.5%)。


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但是,如果我们选择更小的时间/格设置值,有效缩短采集时间长度并提高采样率,看看会发生什么。图 2 所示为同一信号,但水平刻度设为 1.2 微秒/格。标准方差现为 1.5 Hz,是我们之前测量结果的千分之一。



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所改变的只是信号的水平刻度以及示波器的采样率。因此,选择适当的示波器水平刻度,对于时间相关测量的质量有很大的影响。


与水平刻度对时间相关测量有影响一样,垂直刻度也会对垂直相关测量(电压峰峰值、RMS 等)产生影响。我们再次以同样的 100 kHz 方波为例,来看看峰峰值电压。图 3 中的信号定标为 770 毫伏/格。测量结果峰峰值的标准方差为 18 毫伏。将示波器的伏/格设置降至 66 毫伏/格,则测量结果的标准方差变成 1.22 毫伏。这几乎改善了 15 倍!



 

 

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垂直刻度设置为什么会起到作用?通过设置信号刻度,使之尽可能填满屏幕,我们就能完全利用示波器的分辨率优势。分辨率是 ADC 能够达到多高精度的标志。分辨率越高, ADC 能检测的垂直电平数量越多。例如,下图所示为一个 2 位 ADC。红色正弦波是 ADC 的模拟输入,蓝色波形是数字化输入。您可以看到,出现了四个不同的量化电平。



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此图所示为 3 位 ADC 对同一模拟波形进行数字化处理的结果。量化电平数越多, ADC 的数字输出就越接近模拟输入。



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如果垂直定标的信号只填充了示波器屏幕的一部分,那么您实际上没有充分利用 ADC 的分辨率。例如,如果您将信号定标至占据 3 位 ADC 屏幕的一半,那么在信号上方和下方您会分别留下两个未使用的量化电平。这意味着,您的 3 位 ADC 只能使用四个量化电平,相当于一个 2 位 ADC 的精度。


了解如何正确地设置示波器信号显示刻度,能极大地改善您的测量质量。适当的水平定标会显著改善时间相关测量的质量,而适当的垂直定标则会对垂直相关测量产生积极影响。下一次使用示波器时,请记住:正确设置信号刻度,可以获得最佳的测量结果! 

 

 

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2019 - 09 - 04
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